6.2i BitGen – 配置后如何使Done引脚保持低电平，这样我就可以将用户应用数据从PROM加载到FPGA中供处理器使用？

问题描述

一般问题描述：

如何在配置后使Done引脚保持低电平，以便将用户应用程序数据从PROM加载到FPGA中以供处理器使用？

解决/修复方法

要保持低电平，请在使用BitG​​en生成位文件时设置DONE_Cycle：Keep。即使配置成功，此设置也将保持低电平。

如果“完成”设置为“保留”，则还应采取其他警告。

– CCLK应连接到用户I / O，以便您可以驱动CCLK将数据输出PROM。

– 除了比特流之外，MCS / HEX文件还应包含用户数据。有关附加用户数据的更多信息，请参阅（ Xilinx XAPP694 ）：“从配置PROM读取用户数据”。

– 不应使用BitG​​en Persist选项，因为SelectMap引脚必须用作用户I / O才能从PROM检索数据。您负责开发IP以从PROM读取数据。