6.2.3约束编辑器 – 网络出现在时钟列表中,而不是时钟-Altera-Intel社区-FPGA CPLD-ChipDebug

6.2.3约束编辑器 – 网络出现在时钟列表中,而不是时钟

问题描述

紧迫性:标准

问题描述:

在6.2.3约束编辑器中,时钟列表中错误地列出了信号。什么时候修好?

解决/修复方法

要解决此问题,请不要为不应在时钟列表中的这些信号分配周期约束。

最新的6.3i Service Pack中已修复此问题:

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

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