咨询一个RAM的读时序问题-FPGA常见问题社区-FPGA CPLD-ChipDebug

咨询一个RAM的读时序问题

咨询一个RAM的读时序问题:
下图为读时序,根据手册tRC>=10ns,tAA<=10ns,tOHA>=2ns
现假设tRC=10ns,那么根据手册,数据输出可能出现的两个极端位置分别为data_1和data_2
这样的话要想可靠的读取数据,时钟沿就必需调整到10ns到12ns这么小的窗口内????是这样吗,还是有什么更好的方法吗?

咨询一个RAM的读时序问题

请登录后发表评论

    没有回复内容