System Generator for DSP  – 为什么在将Verilog黑盒导入System Generator for DSP时,我没有任何Verilog`include文件?-Altera-Intel社区-FPGA CPLD-ChipDebug

System Generator for DSP – 为什么在将Verilog黑盒导入System Generator for DSP时,我没有任何Verilog`include文件?

问题描述

为什么在将Verilog黑盒导入System Generator for DSP时,我没有任何Verilog`include文件?

解决/修复方法

System Generator for DSP目前将所有Verilog文件连接到一个文件;因此,Verilog黑盒子不能使用包含行的Verilog文件。

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