6.2用于DSP的系统生成器 – 当我将HDL作为黑盒子导入System Generator for DSP时，为什么我的一个时钟（CLK）/时钟使能（CE）端口丢失了？

问题描述

当我将HDL作为黑盒子导入System Generator for DSP时，为什么我的时钟（CLK）/时钟使能（CE）端口丢失了？

解决/修复方法

如果将两个时钟或时钟使能设置为相同的速率，则为HDL CoSim创建的block_interface_wrapper文件将省略其中一个时钟/时钟使能对。

时钟和时钟使能端口以相同的速率运行，您可以通过在HDL中连接2个时钟和2个时钟使能来解决此问题，从而创建单个时钟/时钟使能对。

System Generator for DSP 6.3解决了此问题。