6.2用于DSP的系统生成器 – 当第一条指令是算术或逻辑时,为什么在第一个时钟周期内PicoBlaze仿真不匹配?-Altera-Intel社区-FPGA CPLD-ChipDebug

6.2用于DSP的系统生成器 – 当第一条指令是算术或逻辑时,为什么在第一个时钟周期内PicoBlaze仿真不匹配?

问题描述

一般问题描述:

当第一条指令是算术或逻辑时,为什么在第一个时钟周期内存在PicoBlaze仿真不匹配?

解决/修复方法

这是System Generator for DSP 6.2中的一个已知问题,将在System Generator for DSP 6.3中修复。

如果指令是算术或逻辑,则仅在第一个时钟周期(第一个时间步长)发生不匹配。

仿真开始就好像有一个寄存器,但由于没有寄存器,当你执行VHDL仿真时,第一个时钟周期就会发生不匹配。

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