7.1i时间 – “警告:SpeedCalc:42  – 找不到参考模型”bel_clkin_psclk_pulse_1“-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i时间 – “警告:SpeedCalc:42 – 找不到参考模型”bel_clkin_psclk_pulse_1“

问题描述

一般问题描述:

当我对我的设计进行时序分析时,收到以下警告:

“警告:SpeedCalc:42 – 找不到参考模型”bel_clkin_psclk_pulse_1“。

这通常表明版本之间存在不一致

速度和器件数据文件。请检查以确保XILINX

环境变量设置正确。如果设置了MYXILINX变量,请make

确保它指向与版本兼容的补丁文件

XILINX变量指向的软件。“

这是什么意思?

解决/修复方法

如果您尝试将DCM的频率设置为低于1 MHz,则会看到此消息。

这将在下一个主要软件版本中修复。

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