LogiCORE千兆以太网MAC v4.0 – 使用演示测试平台进行仿真会导致X_FF保持违规和Xs输出

问题描述

一般问题描述：

当我使用6.2i（或更新版本）中的演示测试平台仿真具有PHY接口的千兆以太网MAC v4.0内核时，ModelSim中会出现以下警告，这会导致核心输出上的Xs：

VHDL：

＃**警告：/ X_FF HOLD我对CLK的反击很低;

＃预期：= 0.34 ns;观察到：= 0.284 ns;时间：33790.344 ns

#Time：33790344 ps迭代次数：3实例：/ testbench / dut / gmac_core_bu2_u0_flow_tx_data_int_1

Verilog的：

＃**错误：C：/Xilinx_62/verilog/src/simprims/X_FF.v(39）：$ hold（posedge CLK：33780060 ps，posedge I &&&（in_clk_enable == 1）：33780344 ps，340 ps）;

＃时间：33780344 ps迭代次数：0实例：/ testbench / DUT / \ gmac_core / BU2 / U0 / FLOW_TX_DATA_INT_1 \

解决/修复方法

这是演示测试平台的仿真问题。具体而言，该问题与将客户端信号连接到IOB以用于演示目的的IO的建立和保持定时有关。当GMAC Core集成到您的实际设计中时，客户端信号将连接到内部逻辑，并且这些时序问题将不存在。

要使用千兆以太网MAC v4.0演示测试平台解决此问题，请安装LogiCORE千兆以太网MAC v4.0发行说明（Xilinx答复18571）中提供的修补程序。该补丁包括一个演示测试平台，客户端IO的时序调整为6.2i。