6.2 EDK – 对于200MHz / 67MHz时钟设置的UART驱动程序,BSB CLOCK_HZ设置不正确Altera_wiki6年前发布10该帖子内容已隐藏,请评论后查看登录后继续评论登录注册FPGAFPGA-CPLDSoCsxilinx赛灵思
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