A1.4/F1.4 PAR-PAR试图在时钟IOB中插入伪路由。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

A1.4/F1.4 PAR-PAR试图在时钟IOB中插入伪路由。

描述

PAR通过不正确的尝试引入DRC错误
使用已使用的时钟IOB站点进行路由:

信号RISDISP/DIST/DYCTRL/DYFrADAD/RDCLO7连接
O-PIN和I1引脚的使用时钟IOB“CLK4X”,但
布线不在内部连接。这导致了DRC
警告:

警告:X4KDR:20块检查:COMP上的“O”(映射的物理)
“逻辑单元”“CLK4X”有一个信号攻击到引脚,但
COMP没有Program使用PIN。
警告:X4KDR:20块检查:COMP上的“I1”(映射物理)
“逻辑单元”“CLK4X”有一个信号攻击到引脚,但
COMP没有Program使用PIN。

解决方案

这个问题固定在最新的M1.4核心工具修补程序中。
在Xilinx下载区域可用:

Solaris:http://www. xLimx.com /txPux/Pub/sWelp/M1.4Suial/CaleY-So1717M14.TAR.Z
太阳神http://www. xLimx.com /txPAP/Pub/sWelp/M1.4Suial/CeeYeSun17yM14.TAR.Z
HPUX:http://www. xelimx.com /tx补丁/Pub/sWelp/M1.4Suial/CordeHp17M14.TAR.Z
Win 95/NT:HTTP://www. xLimx.COM/TXPATCHES/PUB/sWelp/M1.4MyActhix/CyeNT17ZIP

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