LogiCORE OPB 10/100以太网MAC / MII到RMII  – 当与MII到RMII接口一起使用时,OPB 10/100 EMAC核心有哪些限制?-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE OPB 10/100以太网MAC / MII到RMII – 当与MII到RMII接口一起使用时,OPB 10/100 EMAC核心有哪些限制?

问题描述

问题描述:

具有MII_to_RMII接口的OPB 10/100 EMAC核心需要哪些约束?

解决/修复方法

当OPB 10/100 EMAC核心与MII到RMII接口一起使用时,需要以下约束:

NET“Ref_Clk”TNM_NET =“Ref_Clk_GRP”;

TIMESPEC“TSTXOUT”=从“Ref_Clk_GRP”到“PADS”5 ns;

TIMESPEC“TSRXIN”=从“PADS”到“Ref_Clk_GRP”3 ns;

NET“Ref_Clk”USELOWSKEWLINES;

NET“Rmii2Mac_tx_clk”USELOWSKEWLINES;

NET“Rmii2Mac_rx_clk”USELOWSKEWLINES;

NET“Ref_Clk”MAXSKEW = 1.0 ns;

NET“Rmii2Mac_tx_clk”MAXSKEW = 1.0 ns;

NET“Rmii2Mac_rx_clk”MAXSKEW = 1.0 ns;

NET“Ref_Clk”PERIOD = 20 ns HIGH 6 ns;

NET“Rmii2Mac_tx_clk”PERIOD = 40 ns HIGH 18 ns;

NET“Rmii2Mac_rx_clk”PERIOD = 40 ns HIGH 18 ns;

NET“Phy2Rmii_rxd <1>”NODELAY;

NET“Phy2Rmii_rxd <0>”NODELAY;

NET“Phy2Rmii_crs_dv”NODELAY;

NET“Phy2Rmii_rx_er”NODELAY;

注意:1.0 ns的MAXSKEW可能难以满足。如果是这样,请将偏斜增加到1.5或2 ns。

注意:

这些是OPB 10/100以太网核心的典型限制。不再需要这些约束。

NET“PHY_rx_clk”TNM_NET =“RXCLK_GRP”;

NET“PHY_tx_clk”TNM_NET =“TXCLK_GRP”;

TIMESPEC“TSTXOUT”=从“TXCLK_GRP”到“PADS”10 ns;

TIMESPEC“TSRXIN”=从“PADS”到“RXCLK_GRP”6 ns;

NET“phy_rx_clk”USELOWSKEWLINES;

NET“phy_tx_clk”USELOWSKEWLINES;

NET“PHY_tx_clk”MAXSKEW = 1.5 ns;

NET“PHY_rx_clk”MAXSKEW = 1.5 ns;

NET“PHY_rx_clk”PERIOD = 40 ns HIGH 14 ns;

NET“PHY_tx_clk”PERIOD = 40 ns HIGH 14 ns;

NET“PHY_rx_data <3>”NODELAY;

NET“PHY_rx_data <2>”NODELAY;

NET“PHY_rx_data <1>”NODELAY;

NET“PHY_rx_data <0>”NODELAY;

NET“PHY_dv”NODELAY;

NET“PHY_rx_er”NODELAY;

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