封装 –  Virtex-II / -II Pro板可操作性指南是否过于激进?-Altera-Intel社区-FPGA CPLD-ChipDebug

封装 – Virtex-II / -II Pro板可操作性指南是否过于激进?

问题描述

一般问题描述:

Xilinx对Virtex-II / -II Pro用户指南中提供的Board Routability指南的建议非常积极,可能不适用于所有设计情况。是否有更保守的设计可供参考?

解决/修复方法

Virtex-II / -II Pro用户指南中提供的建议非常积极。 Xilinx基于不太保守的设计方法提出了这些建议,但Xilinx也可以根据要求提供更保守的策略。 Xilinx通常将布线策略分为两组,如下所示:

1.保守 – 对于保守的方法,迹线宽度为5密耳,在钻孔之间只有一条迹线。对于这种方法,需要更多的电路板层。

2.积极 – 对于侵略性方法,走线宽度为4密耳,并且在钻孔之间有两条走线。对于这种方法,需要更少的电路板层,但需要更先进的PCB技术。

如需了解这些建议,请联系Xilinx技术支持:

http://support.xilinx.com/support/clearexpress/websupport.htm

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