Virtex-II / Virtex-II Pro，时钟向导 – 当使用CLKDV时，级联DCM的LOCKED信号不会变高

问题描述

在功能/时序仿真中，LOCKED信号不会因级联DCM设计而变高，具有以下配置：

– 第一DCM的CLKDV输出连接到第二DCM的CLKIN。

– 第一DCM的锁定信号通过逆变器连接到第二DCM。

解决/修复方法

这是一种预期的行为。为确保DCM在复位后正确启动锁定过程，必须在DCM收到三个稳定时钟周期后才释放RST信号。

在级联DCM配置中，第一个DCM的LOCKED信号连接到第二个DCM的RST输入。这可确保第二个DCM处于RST状态，直到第一个DCM锁定稳定时钟。

除非第一个DCM的CLKDV用作第二个DCM的CLKIN，否则此配置对大多数级联方案都能正常工作。原因是CLKDV在LOCKED为高电平之前不会切换。由于RST在LOCKED时释放，并且第二个DCM在其RST释放之前未收到三个稳定时钟周期，因此第二个DCM可能没有正确锁定。

在仿真模型中，第二个DCM不会锁定。

为了确保正确的LOCKED状态，请在反向LOCKED和RST之间插入一个带有树形移位寄存器的SRL或三个串联的寄存器。 SRL或寄存器应由第二个DCM的CLKIN（第一个DCM的CLKDV）计时。

这将在第一个DCM的LOCKED状态为高电平后将RST的释放延迟三个时钟周期，从而确保第二个DCM在其复位释放之前接收三个稳定的时钟周期。

附加延迟/寄存器将插入ISE 8.1i（ISE的下一个主要版本）的时钟向导中。