7.1i CPLDFit – “ERROR：Cpld：1106 – 附加到BUFG的信号'SCLK'驱动高电平有效和低电平有效时钟”

问题描述

一般问题描述：

我的CoolRunner-II设计采用时钟分频器。在实施过程中，报告了类似于以下的错误：

“错误：Cpld：1106 – 连接到BUFG的信号’SCLK’驱动高电平有效和低电平有效时钟。不能将所有BUFG网络分配给全局控制。

错误：Cpld：887 – 无法将设计融入此器件。“

解决/修复方法

此错误消息对XC9500器件有效，其中单个输入时钟用于在上升沿和下降沿为寄存器分别设置时钟。在XC9500架构中，这需要两个全局时钟网络，因为每个寄存器都没有本地反转。

CoolRunner-II设计中可能会出现此错误消息，其中高电平有效和低电平有效锁存由时钟分频器的输出驱动。这是允许的配置，因此消息不正确。

此问题已在最新的6.2i Service Pack中修复，可从以下位置获得：

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp