6.1.1用于DSP的System Generator  – 当输出连接到示波器时,为什么VHDL生成失败?-Altera-Intel社区-FPGA CPLD-ChipDebug

6.1.1用于DSP的System Generator – 当输出连接到示波器时,为什么VHDL生成失败?

问题描述

一般问题描述:

当输出连接到示波器时,为什么VHDL生成失败?

例:

在与Simulink设计中的作用域连接时,设计可能无法生成,但如果连接中断,则生成代码没有问题。报告以下详细信息时出现致命错误:

运行s2x

内部错误:在端口列表中找不到驱动程序

java.lang.Exception的

在com.xilinx.sysgen.aca(未知来源)

在com.xilinx.sysgen.aaa(未知来源)

在com.xilinx.sysgen.fhif(未知来源)

在com.xilinx.sysgen.fha(未知来源)

在com.xilinx.sysgen.baea(未知来源)

在com.xilinx.sysgen.baea(未知来源)

在com.xilinx.sysgen.bgif(未知来源)

在com.xilinx.sysgen.comp.b.do(未知来源)

在com.xilinx.sysgen.comp.ba(未知来源)

在com.xilinx.sysgen.comp.GuiMain.run2(未知来源)

在com.xilinx.sysgen.comp.GuiMain.main(未知来源)

Simulink编译器中的错误

解决/修复方法

这已在System Generator 6.1.1中修复。

http://www.xilinx.com/products/software/sysgen/sg_intro.htm

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