LogiCORE SPI-4.2（POS-PHY L4）v6.1 – “＃**警告：/ X_FF保持低位违反I，与CLK相关;在仿真中”

问题描述

一般问题描述：

当我使用SPI4.2内核仿真设计时，会报告以下消息：

“＃**警告：/ X_FF保持低位违反我的CLK;

＃预期：= 0.214 ns;观察到：= 0.041 ns;时间：2929.272 ns

＃时间：2929272 ps迭代次数：3实例：/ pl4_tstbench / pl4_top_lb0 / pl4_snk_top1_pl4_snk_core0_pl4_snk_afifo0_pl4_generic_fifo0_reg_xfr_addr_gray_crossclk0_gen_reg_gray_addr_gen_reg_gray_addr_ <X> _reg_gray_addr“

解决/修复方法

时序违规是由于SPI-4.2内部寄存器跨越异步时钟域。时序违规可能会也可能不会导致SPI4-2内核输出上的“x”未知。出现在输出信号上的未知状态不会影响核心的功能。但是，在仿真中，未知状态可能会在设计中传播，并可能导致不良影响。

如果在仿真期间报告未知状态，Xilinx建议使用NGD2VHDL“-xon false”开关进行VHDL仿真，并使用仿真器切换Verilog仿真以防止未知状态传播。

要重新生成VHDL仿真文件：

提示> ngdbuild pl4_src_top.edn

提示> netgen -ofmt VHDL -sim -XON false pl4_src_top.ngd pl4_src_top.vhd

对于Verilog，使用仿真器专用开关关闭“x”或未知状态传播。在这种情况下，没有必要重新生成仿真模型。