LogiCORE SPI-4.2（POS-PHY L4）v6.0 – PL4 v6.0 / 6.0.1的所有已知问题列表

问题描述

一般问题描述：

本答复记录包含SPI-4.2的所有已知问题的列表，也称为POS-PHY Level 4（PL4）v6.0和v6.0.1。

该列表分为以下几个部分：

– 制约因素和实施

– 仿真

– 硬件

– 其他有用的答案记录

SPI-4.2 v6.0.1内核包含对v6.0的轻微升级。下面针对v6.0提到的大多数问题仍适用于v6.0.1。但是，以下问题已更新：

1.单击“DATA SHEET”时，SPI-4.2 v6.0 GUI指向v5.2数据表。 v6.0.1 GUI现在指向v6.0.1（最新）数据表。

2.动态相位对齐由于缺少时序约束，Sink内核可能不会进入帧内。请参阅（Xilinx答复18167） 。此问题已在SPI-4.2 v6.0.1中修复。

3. Virtex-II Pro：已从Sink核心GUI中删除“使用反向CLK0生成CLK180”选项。

解决/修复方法

V6.0 SPI-4.2已知问题

制约因素和实施

– SPI-4.2 v6.0.x版本经过全面测试和支持，可与ISE 5.2i SP3,5.2i IP Update 2配合使用。尚未通过ISE 5.1i或ISE 6.1i进行测试。有关可能的解决方法，请参阅（Xilinx答复18500） 。

– SPI-4.2信号锁定到特定的I / O位置。不建议更改这些引脚位置。请参阅（Xilinx答复18087） 。

– SPI-4.2信号默认为LVDS，无内部器件端接。如果需要内部终止，则必须在UCF文件中进行设置。请参阅（Xilinx答复18089） 。

– 实现SPI-4.2 v6.0设计需要速度文件补丁。见（Xilinx答复17687） 。

– 将SPI-4.2内核从v5.2迁移到v6。请参阅（Xilinx答案17800） 。

– Core Generator生成的2VP30-FF1152（East或Bank 2和3）的RDClk_P引脚排列约束与SPW的引脚排列不同。请参阅（Xilinx答复18316） 。

– 当我点击“DATA SHEET”时，SPI-4.2 v6.0 GUI仍然指向v5.2数据表。请使用SPI-4.2休息室中的v6.0数据表，或在生成SPI-4.2内核时使用CORE Generator生成的数据表。该文件将在CORE Generator项目目录中创建：

“../<core_name>/doc/spi4_2_v6_product_spec.pdf”。 SPI-4.2 v6.0.1中解决了该问题。

– SPI-4.2（PL4）内核是否具有所需的启动顺序或复位程序？请参阅（Xilinx答复16176） 。

– 当我运行带有SPI-4.2（PL4）内核的ISE 5.2i实现工具时，会报告几条NGDBuild警告消息。请参阅（Xilinx答复17764） 。

– 当我使用SPI-4.2（PL4）内核运行ISE 5.2i布局布线工具（PAR）时，会报告许多时序错误。请参阅（Xilinx答复16540） 。

– 当使用SPI-4.2 v6.0宿核时，我发现当SOP间隔被违反时，如果第一个数据包没有通过EOP正确终止，则会看到数据包的不正确连接。请参阅（Xilinx答复17690） 。

– 当使用带有SrcBurstMode = 1的SPI-4.2 v6.0源内核，并且源内核超出帧时，它开始在信用边界而不是突发边界上发送训练模式。这违反了Burst FIFO的前提（尽管它没有违反SPI-4.2规范）。正确的行为是在突发边界上发送训练。请参阅（Xilinx答复17691） 。

– 当我使用SPI-4.2 v6.0内核时，当数据包大小小于两个字节时，SnkFFPayloadDIP4不会被置位。请参阅（Xilinx答复17692） 。

– 当通过CORE Generator生成SPI-4.2（PL4）内核时，会发生以下错误：

“错误：无法创建.sym符号文件。无法发布进程ASY符号文件。文件C：\ test \ 5_2i \ pl4_core.asy不存在。”

“错误：没有为核心<pl4_core>生成ISE符号文件。”

请参阅（Xilinx答复15493） 。

仿真

– 仿真SPI-4.2（PL4）源内核时，在TDat和TCtl上会出现毛刺。这在门级仿真和时序仿真中都可见。请参阅（Xilinx答复15579） 。

– 仿真SPI-4.2内核时，RStat上会出现未知状态或“x”以及建立和保持时间违规。请参阅（Xilinx答复17686） 。

– 使用动态对准仿真SPI-4.2（PL4）内核需要时序仿真，以正确仿真Sink内核的每比特去偏移功能。请参阅（Xilinx答复15436） 。

– 当我使用NC-Verilog（由Cadence）或VCS（由Synopsys）仿真SPI-4.2（PL4）内核时，会出现异常和不一致的行为。请参阅（Xilinx答复15578） 。

硬件

– 使用固定静态对准时，必须确定最佳DCM设置（PHASE SHIFT），以确保目标系统包含最大系统余量，并在电压，温度和过程（多个芯片）变化范围内执行。请参阅（Xilinx答复16112） 。

– 具有动态对齐的SPI-4.2（PL4）接收器内核无法激活PhaseAlignComplete，不同步或报告DIP4错误。请参阅（Xilinx答复15442） 。

– Virtex-II Pro静态对齐：如果使用SPI-4.2选项“使用反向CLK0生成CLK180”用于Sink内核，则您的设计可能无法正常工作。此选项已从SPI-4.2 v6.0.1 GUI中删除。如果您一直在为Virtex-II Pro使用此选项，请在以下位置打开WebCase：

http://support.xilinx.com/support/clearexpress/websupport.htm

– 由于缺少时序约束，动态相位对齐接收器内核可能不会进入帧内。请参阅（Xilinx答复18167） 。此问题已在SPI-4.2 v6.0.1中修复。

其他有用的答案记录

– v6.0 SPI-4.2（PL4）内核的功耗是多少？请参阅（Xilinx答复16034） 。

– 除SPI-4.2（PL4）数据手册中提供的信息外，是否有错误和控制信号的描述？请参阅（Xilinx答复14968） 。

– 如何编辑SPI-4.2（PL4）UCF文件，以便TSClk在DCM中倾斜180度？请参阅（Xilinx答复15500） 。

SPI-4.2（PL4）v5.2已知问题

PL4 v5.2核心现在已经过时了。请升级到最新版本的核心。有关现有PL4 v5.0问题的信息，请参阅（Xilinx答复17664） 。

SPI-4.2（PL4）v5.0已知问题

PL4 v5.0核心现已过时。请升级到最新版本的核心。有关现有PL4 v5.0问题的信息，请参阅（Xilinx答复16546） 。

SPI-4.2（PL4）v4.0已知问题

PL4 v4.0核心现已过时。请升级到最新版本的核心。有关现有PL4 v4.0问题的信息，请参阅（Xilinx答复16331） 。

SPI-4.2（PL4）v3.x已知问题

新客户不再支持PL4 v3.x;请使用最新版本的核心。有关现有PL4 v3.x问题的信息，请参阅（Xilinx答复16332） 。