6.2i NetGen，UltraController – SDF中的定时值设置为“0”，这导致UltraController的Verilog定时仿真失败

问题描述

关键词：NetGen，UltraController，Verilog，SDF，all，0，zero，timing，simulation，no，delay，keep，hierarchy

解决/修复方法

1

解决此问题的另一种方法是不保留层次结构。这避免了NetGen中的错误，并且SDF填充了正确的值。这种解决方法的缺点是仿真网表是扁平的，随UltraController Demo提供的Waveform DO文件将不再起作用。 DO文件引用信号的名称，因为它们位于保留层次结构的仿真网表中。

2

最新的6.2i Service Pack中已修复此问题，可从以下网址获得： http ： //support.xilinx.com/xlnx/xil_sw_updates_home.jsp