LogiCORE异步FIFO v5.1-无论GUI设置如何,核心生成都会挂起或生成FIFO深度为15的文件-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE异步FIFO v5.1-无论GUI设置如何,核心生成都会挂起或生成FIFO深度为15的文件

问题描述

紧迫性:很热

一般问题描述

生成Async FIFO v5.1核心时,您可能会看到以下问题:

1.无论GUI中选择的值如何,Async FIFO深度始终默认为15。您可以通过打开CORE Generator生成的“<component_name> .v”或“.vhd”模板文件来验证这一点。

2.对于具有“type = Dist Mem”的异步FIFO,核心生成将挂起,并且必须终止CORE Generator进程才能恢复。

解决/修复方法

如果您在2003年12月份下载了61i_ip_update1,则会导致上述两个问题。

请从2004年1月9日(61i_ip_update1_01)下载新版本的IP更新:

http://www.support.xilinx.com/xlnx/xil_sw_updates_home.jsp

可以在先前版本上安装新的IP更新,而无需卸载任何先前的更新文件。使用此更新生成的异步FIFO v5.1核心必须使用此更新的IP更新重新生成。

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