示例列奥纳多4 .X：如何使用RDBK和RDCLK实例化读回

描述

关键词：列奥纳多，范例，VHDL，Verilog，回放，RDBK，RDCLK

紧迫性：标准

一般说明：如何实例化回读符号
在列奥纳多中使用VHDL或Verilog？

解决方案

一

4K器件，VHDL，使用CCLK读回：

库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
使用IEEE.STDLogLogic UNSIGNED；

实体使用
端口（TIG:在STDYLogic中；
RIP：输出STDYLogic；
数据：输出STDYLogic；
CLK，DIIN：在STDYLogic中；
问：输出STDYLogic）；
结束使用回放；

USER回放的体系结构Xilinx

组件RDBK
端口（TIG:在STDYLogic中；
数据：输出STDYLogic；
RIP：输出STDYLogic；
端部元件；

开始

U1：RDBK端口映射（TIGG＝& GT；TIG，DATA＝& GT；数据，RIP＝& RIP）；

——Sample User Code
MyyddReg：进程（CLK，DYin）
开始
如果（CLK’事件和CLK = ‘1’）
q.lt＝din in；
如果结束；
结束过程；

末端Xilinx；

二

4K器件，VHDL，使用用户时钟读回：

库IEEE；
使用IEEE.STDYLogiCy1164.ALL；
使用IEEE.STDLogLogic UNSIGNED；

实体使用
端口（TIG:在STDYLogic中；
RIP：输出STDYLogic；
数据：输出STDYLogic；
CLK，DIIN：在STDYLogic中；
RADIOL CLK：在STDYLogic中；
问：输出STDYLogic）；
结束使用回放；

USER回放的体系结构Xilinx

组件RDBK
端口（TIG:在STDYLogic中；
数据：输出STDYLogic；
RIP：输出STDYLogic；
端部元件；

组件RDCLK
端口（I：在STDYLogic中）；
端部元件；

开始

U1：RDBK端口映射（TIGG＝& GT；TIG，DATA＝& GT；数据，RIP＝& RIP）；
U2：RDClk端口映射（I= & Gt；Read Olk）；

——Sample User Code
MyyddReg：进程（CLK，DYin）
开始
如果（CLK’事件和CLK = ‘1’）
q.lt＝din in；
如果结束；
结束过程；

末端Xilinx；

三

/4K器件，Verilog，使用CCRK读回

模块使用回放（CLK、TIG、数据、RIP、DIN、DYOUT）；
输入CLK、TIG、DIN；
输出数据，RIP，DYOUT；

雷格·德苏；

RDBK U1（.TIG（TIG），.data（data），RIP（RIP））；

//示例用户代码
总是@（POSEDGE CLK）
DyOUT＝Din in；

终端模块

模块RDBK（TIG，数据，RIP）；
输入触发；
输出数据，RIP；
终端模块

四

/4K器件，Verilog，使用用户时钟读回

模块Read Bead示例（Read OrthCK、CLK、TIG、数据、RIP、DIN、DYOUT）；
输入读数CLK、CLK、TIG、DIN；
输出数据，RIP，DYOUT；

雷格·德苏；

RDCLK U1（.I（Read Offic CLK））；

RDBK U2（.TIG（TIG），.data（data），RIP（RIP））；

//示例用户代码
总是@（POSEDGE CLK）
DyOUT＝Din

终端模块

模块RDCLK（i）；
输入I；
终端模块

模块RDBK（TIG，数据，RIP）；
输入触发；
输出数据，RIP；
终端模块