6.1i Service Pack 1时序分析器 – 无约束路径报告有错误，但列出了路径-Altera-Intel社区-FPGA CPLD-ChipDebug

评分

6.1i Service Pack 1时序分析器 – 无约束路径报告有错误，但列出了路径

等级-LV1-ChipDebug

6年前发布

50

问题描述

一般问题描述：

当我从Report Failing Paths选项创建无约束路径报告时，我在无约束路径部分中得到时序错误。什么时候修好？

解决/修复方法

最新的6.1i Service Pack中已修复此问题：

http://support.xilinx.com/xlnx/xil_sw_updates_home.jsp

FPGA FPGA-CPLD SoCs xilinx 赛灵思

评分

欢迎为Ta评分