LogiCORE异步FIFO v5.1 – 为什么Verilog仿真模型几乎为空并且几乎完整的标志与RD_CLK不同步？

问题描述

为什么Verilog仿真模型几乎为空，几乎完全标志与RD_CLK不同步？

解决/修复方法

EMPTY和ALMOST_EMPTY标志应该与RD_CLK同步，并且FULL和ALMOST_FULL标志应该与WR_CLK同步。但是，这些标志都会触发：

@（posedge wr_pulse或posedge rd_pulse或posedge AINIT）

结果，这些标志正在切换RD_CLK和WR_CLK。例如，EMPTY标志在RD_CLK上置为有效，在WR_CLK上置为无效。