11.1 EDK  – “错误:MDT  –  … \ system.mhs行xx无效信号名称sig_name [0]  –  PlatGen不支持向量切片”-Altera-Intel社区-FPGA CPLD-ChipDebug

11.1 EDK – “错误:MDT – … \ system.mhs行xx无效信号名称sig_name [0] – PlatGen不支持向量切片”

问题描述

当我尝试使用MHS文件中的以下语法连接信号时:

PORT B = mysig [0]

我收到以下错误消息:

“错误:MDT – … \ system.mhs行xx无效的信号名称sig_name [0] – PlatGen不支持向量切片。”

解决/修复方法

使用[]表示法将信号拼接成较小的信号是无效的。请改用信号串联(&)运算符或util_bus_split IP。

util_bus_split IP可以在以下位置找到:

C:\ <EDK_Installation_Directory> \ HW \ XilinxProcessorIPLib \ pcores \ util_bus_split_v1_00_a

该内核将总线分成单独的信号。

不正确:

—————

PORT A = mysig#一个2位信号

PORT B = mysig [0]#无效语法[]

PORT C = mysig [1]

正确:

————

端口A = mysig_0和mysig_1

PORT B = mysig_0

PORT C = mysig_1

mysig_0和mysig_1是util_bus_split核心实例的输出。

有关其他信息,请参阅(Xilinx答复19133)

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