10.1时序,PAR  – 工具通过IOB报告额外的“旁路”路径,用于PCI与LVDS(Tiofoi)-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1时序,PAR – 工具通过IOB报告额外的“旁路”路径,用于PCI与LVDS(Tiofoi)

问题描述

我的设计是一个带有IOB的简单电路,它使用输出FF,IOBUF PCI和输入FF。定时工具分析从输出FF到IOBUF PCI到输入FF的路径。但是,如果我将IOSTANDARD属性更改为另一个值(例如LVTTL),则TRACE不会显示从输出FF到IOBUF LVTTL到输入FF的路径。

为什么更改IOSTANDARD会影响工具如何分析IOB中的路径?

解决/修复方法

单元模型具有用于I / O组件的特殊电路,其中输出缓冲器输入信号可以通过直接进入输入侧来绕过焊盘RC延迟。但是,此旁路路径仅在特殊情况下存在。这些工具使用以下规则来确定是否应分析此旁路路径:

政策:

– 延迟元件与焊盘旁路功能无关

– 组件必须同时具有输入和输出缓冲区才能使用焊盘旁路

– GTL口味从不使用垫旁路

– PCI口味总是使用垫旁路

– 除PCI外,3态输出缓冲器从不使用焊盘旁路

– 除GTL外,常规输出缓冲区始终使用焊盘旁路

注意:GTL(和GTLP)等标准是单端驱动器标准。

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