Virtex-II / -II Pro – I / O在重新配置期间输出毛刺

问题描述

在重新配置Virtex-II器件期间，在PROG脉冲为低电平后，给定的输出可能很快出现故障。请注意，这仅在重新配置（非初始配置）期间以及先前使用快速压摆率配置输出时发生。 LVTTL和LVCMOS33 I / O标准已经观察到这种行为，并且很可能也出现在其他I / O标准中。毛刺的幅度似乎至少部分取决于先前编程的输出驱动强度，并且已经观察到高达2V。

在PROG脉冲为低电平后，短路似乎与DONE和INIT引脚转换为低电平相吻合。仅在串行和SelectMAP配置模式中观察到毛刺。通过JTAG重新配置时，这一点并不明显。但是，在通过JTAG重新配置时，输出可以转换为高电平并在所有配置中保持高电平。有关更多信息，请参阅（Xilinx答复18277） 。

解决/修复方法

Xilinx强烈建议以这样的方式设计系统，即在配置期间可以忽略来自器件的输出。如果系统在配置期间无法忽略输出上的毛刺，Xilinx建议修改FPGA设计，使设计中的输出可以为3。系统应该驱动3态控制信号，以便在启动重新配置之前和之后对I / O进行3态。请参阅（Xilinx答复18277） ，了解有关为什么在配置期间对输出进行3次说明也很重要的更多信息。

注意：此问题不适用于Spartan-3和更高版本的Spartan器件，也不适用于Virtex-4及更高版本的器件。

设计实例

在配置期间转换的输出上插入OBUFE。将OBUFE的3态控制信号置于外部I / O引脚。在将PROG引脚脉冲为低电平之前，确保系统将此引脚驱动为低电平。