ALTERA FPGA的PLL的输入始终必须是从外部专用时钟管脚输入吗？-Altera-Intel社区-FPGA CPLD-ChipDebug
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      首先建议你以后每次只提一个问题，或者把两个问题有机合成一个问题，这样方便检索和回答。

      通常PLL确实是必须从专用时钟管脚输入时钟，
      PLL的输出最好也是专用管脚。

      至于你图中说的时钟回环这个做法，实不敢苟同，为什么输入的时钟明明最后也是要进PLL的输入脚的，为什么不让它直接进，而要从一个非专用时钟脚进，然后从另一个非专用时钟管脚输出给PLL的专用时钟管脚？

      6年前
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