Virtex-II / -II Pro / -4 / -5，Spartan-3 / -3E / -3A / -3ADSP – 串联两个DCM的规则是什么？

问题描述

我需要串联两个DCM。是否必须遵循设计规则和建议？

解决/修复方法

级联DCM的建议如下：

• 除非绝对必要，否则不要级联DCM;当级联DCM时，抖动会累积。因此，第二级DCM的输出时钟抖动比第一级DCM的输出时钟抖动更差。如果可能，请使用两个并行而不是串行的DCM来实施您的应用程序。
• 由于DCM抖动的累积性质，Xilinx不建议在高频模式下将CLKFX级联到CLKFX（详见下面有关如何计算累积抖动的信息）。
• 如果DCM输入的频率允许，请使用两个DCM的反馈。
• 使用DCM1的倒置LOCKED创建DCM2的重置。对于所有器件（Virtex-4 FPGA除外），复位脉冲的建议长度为三个VALID CLKIN周期。因此，Xilinx建议使用DCM1的反向LOCKED作为SRL16的输入，并将SRL16的输出作为DCM2的复位输入。有关DCM所需的最小复位脉冲的信息，请参见Virtex-4 FPGA数据手册。
• 使用专用时钟线用于CLKFX / CLK2X至CLKIN连接（例如，通过BUFG）。
• 您需要满足每个DCM的输入和输出频率以及抖动规范。
• M / D比率：
• 抖动：DLL输出的输出抖动规范在数据表中提供。使用体系结构向导确定CLKFX的抖动。请记住，Fin2 = Fin1 * M1 / D1，然后计算二次值。抖动=平方根（抖动1 *抖动1 +抖动2 *抖动2）。

级联DCM示例： Virtex-4级联DCM示例：级联DCM部分中的Virtex-4用户指南 （UG070）。