LogiCORE RapidIO- 6.1i SimPrims X_LATCHE.v和X_LATCH.v模型的问题导致RapidIO设计仿真挂起-Altera-Intel社区-FPGA CPLD-ChipDebug

LogiCORE RapidIO- 6.1i SimPrims X_LATCHE.v和X_LATCH.v模型的问题导致RapidIO设计仿真挂起

问题描述

一般问题描述:

在6.1i中RapidIO LogiCORE的功能或时序仿真期间,仿真在训练期间挂起。

解决/修复方法

最新的Xilinx ISE服务包中已修复此问题。请从位于以下位置的Xilinx网站下载该服务包:

http://www.support.xilinx.com/xlnx/xil_sw_updates_home.jsp

包含此修复程序的第一个Service Pack是Service Pack 2。

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