3.1 SP1用于DSP的System Generator  – 为什么在使用较长的仿真间隔时,硬件Co-Sim会产生不匹配错误?-Altera-Intel社区-FPGA CPLD-ChipDebug

3.1 SP1用于DSP的System Generator – 为什么在使用较长的仿真间隔时,硬件Co-Sim会产生不匹配错误?

问题描述

一般问题描述:

SysGen v3.1协同仿真S函数依靠Simulink来跟踪仿真时间。 S函数使用此时间来确定在仿真周期中系统时钟应该步进多少次。如果使用变步长求解器,Simulink最终会在报告时失去准确性,并且时间间隔会不断变小。由于这种差异,Co-Sim S功能最终会使时钟步进的周期数不正确,因此用户将看到仿真不匹配。

注意:如果使用固定步长求解器,则不会出现此行为。

解决/修复方法

这已在System Generator 3.1 Service Pack 1中修复

http://www.xilinx.com/products/software/sysgen/sg_intro.htm

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