Spartan-3 / -3E – 我可以将3.3V LVDS或LVPECL器件连接到Spartan-3 / -3E吗？

问题描述

Spartan-3 / -3E仅支持LVDS_25和LVPECL_25。我可以将3.3伏LVDS或LVPECL器件连接到Spartan-3 / -3E FPGA吗？

解决/修复方法

LVDS_33和LVPECL_33 I / O缓冲区不可用于实例化，因为Spartan-3 / -3E器件仅支持LVDS_25和LVPECL_25（Spartan-3E仅支持LVPECL_25输入，但不支持输出）。您可以将LVDS_33或LVPECL_33信号连接到Spartan-3 / -3E上的LVDS_25和LVPECL_25 输入 ，因为LVDS_25 / 33和LVPECL_25 / 33的输入规格相同。

差分输入缓冲器由VCCAUX供电，不依赖于VCCO。因此，您可以将LVDS_25和LVPECL_25输入缓冲器放在3.3V存储区中，而不会损坏器件。在3.3V存储区中实例化LVDS_25或LVPECL_25 输入缓冲区不会产生软件错误。

注意：如果在Spartan-3E中使用DIFF_TERM，则必须将bank电压设置为2.5V，因为内部终端网络偏置为VCCO上的2.5V。 Spartan-3E仅输入差分引脚不支持DIFF_TERM。如果使用外部差分匹配，LVDS_25和LVPECL_25输入可以置于2.5V或3.3V bank中。有关DIFF_TERM的更多信息，请参阅（Xilinx答复19627） 。

对于Spartan-3A / -3AN / -3A DSP器件，可以在2.5或3.3V bank中使用DIFF_TERM。实际上首选3.3V组，因为DIFF_TERM电阻器的校准更准确。有关值，请参见器件数据手册。

Spartan-3 / -3E的差分输出缓冲器必须放在2.5V bank中，因为它们不是设计用于3.3或2.5v VCCO，而是仅用于2.5V VCCO（并且仍然符合LVDS IO规范）。在3.3V bank中实例化LVDS_25或LVPECL_25输出缓冲器将产生软件错误。

LVDS_25_DCI差分输入和输出缓冲器必须放置在2.5V存储区中，因为参考电阻和DCI端接电阻偏置为VCCO上的2.5V。

有关将LVPECL 3.3V驱动器与Xilinx 2.5V差分接收器连接的更多信息，请参阅（ Xilinx XAPP696 ）：“将LVPECL 3.3V驱动器与Xilinx 2.5V差分接收器连接”。

LVDS和LVPECL规范和电阻器终端信息可在数据手册的FPGA DC和开关特性部分中找到。

Spartan-3 FPGA直流和开关特性数据表位于： http ： //www.xilinx.com/xlnx/xweb/xil_publications_index.jsp

Spartan-3E FPGA直流和开关特性数据表位于： http ： //www.xilinx.com/xlnx/xweb/xil_publications_index.jsp