LogiCORE SPI-4.2（POS-PHY L4） – 所有版本的SPI-4.2内核都将SPI-4.2 I / O锁定到特定位置

问题描述

一般问题描述：

所有版本的Xilinx SPI-4.2内核都具有SPI-4.2总线信号的引脚分配要求。所有RDat，RDClk，RCtl，TDat，TDClk，TCtl和SysClk信号都通过UCF文件约束到特定的bank和I / O位置。如果更改了这些约束，则核心将失效，并且无法保证性能和功能。

用户应根据设计要求放置状态信号和状态时钟。如果可能，将RStat和RSClk放在与RDat数据总线相同的存储区中，并将TStat和TSClk放在与TDat数据总线相同的存储区中。

解决/修复方法

请查看SPI-4.2数据手册中提供的支持器件表。引脚分布在相同封装，速度和配置的各个器件系列中兼容。例如，2VP20,2VP30,2VP40和2VP50器件都具有唯一的UCF文件，但是引脚限制在相同封装（例如，FF1152），相同速度（例如，-5）和相同配置（例如，静态的）。

Xilinx强烈建议您使用表中列出的可用配置。

如果您需要尚未发布的特定器件，封装或配置，请联系您当地的FAE或Xilinx客户支持。