问题描述
一般问题描述：
System Generator v6.1有哪些已知问题？
解决/修复方法
支持软件问题
1.安装System Generator for DSP需要什么软件？请参阅（Xilinx答复17966） 。
2.使用Synplify 7.2.2时，为什么设计中会出现额外的延迟周期？请参阅（Xilinx答复16934） 。
3.使用Synplify 7.3时未实例化全局时钟缓冲区。请参阅（Xilinx答复18648） 。
4.使用Synplify 7.3时，M-Code块的后MAP仿真失败。请参阅（Xilinx答复18648） 。
5.当我使用Delay Block和Synplify 7.3.4的重定时选项时，为什么会出现仿真不匹配？请参阅（Xilinx答复18643） 。
6. XST总线详细说明可能会导致接口更改。请参阅（Xilinx答复18650） 。
Xilinx Block Set问题
1. CIC滤波器对使用数据输入的完整动态位范围的输入表现出溢出。若要解决此问题，请不要使用输入的完整动态范围。请参阅（Xilinx答复12480） 。
2.下采样为“2”的抽取滤波器和脉冲响应中的对称性在核心生成中失败。请参阅（Xilinx答复15685） 。
3.使用Leonardo综合工具时，PicoBlaze无法编译。请参阅（Xilinx答复16923） 。
4.使用长模块名称时，PicoBlaze编译器脚本失败。请参阅（Xilinx答复16924） 。
5.如果选择了相位抖动且相位角大于相位累加器，则DDS无法生成。请参阅（Xilinx答复16927） 。
6.当VOUT为低电平时，FFTx存在仿真不匹配。请参阅（Xilinx答复18645） 。
7. 2n抽头线性MAC FIR参考模块会导致错误。请参阅（Xilinx答复18649） 。
一般问题
1.生成期间报告以下错误：“未定义的函数或变量”。请参阅（Xilinx答复15190） 。
2.安装后无法获得旧版System Generator for DSP的文档。请参阅（Xilinx答复18642） 。
3.为模型定义仿真停止功能时，生成失败。请参阅（Xilinx答复18623） 。
4.安装System Generator for DSP更新时，用户硬件Co-Sim文件消失。请参阅（Xilinx答复18646） 。
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