6.1i体系结构向导/时钟向导 – 不保存对时钟缓冲区的更改-Altera-Intel社区-FPGA CPLD-ChipDebug

6.1i体系结构向导/时钟向导 – 不保存对时钟缓冲区的更改

问题描述

一般问题描述:

在时钟向导的时钟缓冲区窗口中,我可以从DCM输出或CLKIN中选择I0或I1输入。但是,重新打开“.xaw”文件后,非默认选择将丢失 – “时钟向导”会将更改重置为默认设置。

解决/修复方法

最新的6.1i Service Pack中已修复此问题,可从以下位置获得:

http://support.xilinx.com/support/techsup/sw_updates

时钟向导现在保存用户选择。

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