时序仿真,NETGEN  – 如何在布局后和布线(定时)仿真中重复使用(重用)具有泛型的测试平台?-Altera-Intel社区-FPGA CPLD-ChipDebug

时序仿真,NETGEN – 如何在布局后和布线(定时)仿真中重复使用(重用)具有泛型的测试平台?

问题描述

我有一个我为功能仿真编写的测试平台,其中包含泛型。当我尝试在我的Timing仿真中重用此测试平台时,仿真器会错误地将测试平台中的实体与门级网表匹配。

有办法解决这个问题吗?

解决/修复方法

有一种方法可以解决这个问题,而无需为后置和布线仿真网表编写新的测试平台。

在NetGen中使用-a开关将生成支持反向注释的HDL文件的架构

这样做,可以重用包含泛型的RTL定义的实体,并且只要顶级端口被定义为std_logic_vector,它就应该能够将实体绑定到门级网表。

示例netgen命令:

netgen -sim -a <infile> [<outfile>]

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