Synopsys Formality / Verplex Conformal – 使用ISE设计工具生成的仿真网表时，块RAM上的验证失败

问题描述

MAP将优化远离Block RAM的接地输入。例如，如果PORTB上的写使能接地，MAP将使DIB输入保持未连接状态，即使它们在输入设计中接地也是如此。此优化将导致Formality和Conformal中的验证错误。

netgen -ecn conformal不会将MODEM_RX_RAM的DIB端口用于后置网表。

NGD网表正确扎根。块RAM也从RAMB4重新定位到RAMB16。

解决/修复方法

要解决这些错误，请将Formality或Conformal中的选项设置为接地未连接的输入端口。