6.1i时序 –  MAXSKEW约束缺少0偏斜的路径-Altera-Intel社区-FPGA CPLD-ChipDebug

6.1i时序 – MAXSKEW约束缺少0偏斜的路径

问题描述

一般问题描述:

当通过6.1i时序分析器运行包含MAXSKEW约束的设计时,报告会在MAXSKEW约束下列出几条路径。这些路径都没有像我预期的那样偏离零。当它应该通过时,这会导致约束失败。

文件将位于bugcases目录中

解决/修复方法

计算中相对最小值不会出现0偏斜。

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