XPower  – 如何降低设计中的功耗?-Altera-Intel社区-FPGA CPLD-ChipDebug

XPower – 如何降低设计中的功耗?

问题描述

超出了我的设计的功率预算。如何降低设计中的(动态)功率?

解决/修复方法

动态功率的一个组成部分是切换网络活动的结果。因此,目标是消除设计中任何不必要的切换。以下是一些想法:

1.使用BUFGCE(Virtex-II / Pro / -4和Spartan-3 / -3E)关闭不使用时钟。

2.使Block RAM在“No read on write”模式下运行。这减少了Block RAM输出的切换。

3.使用时钟使能可以减少FF输出的切换活动。

动态功率也取决于电容;净长度影响电容。

4.将时钟分区为象限,并减少时钟布线的象限数。

5.减少时钟布线的列总数。

6.减少重载信号的总长度。

(使用Floorplanner / PACE可以实现前三点。)

注意:上述任何变化的影响取决于设计;应仔细评估每项行动。

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