3.1 SP1 System Generator for DSP  –  Service Pack 1的发行说明和已知问题列表-Altera-Intel社区-FPGA CPLD-ChipDebug

3.1 SP1 System Generator for DSP – Service Pack 1的发行说明和已知问题列表

问题描述

一般问题描述:

System Generator v3.1 SP1有哪些已知问题?

解决/修复方法

支持软件问题

1. System Generator for DSP v3.1 SP1不支持MATLAB R12和R12.1。 (仅支持MATLAB R13。)请参阅(Xilinx答复16827)

2.建议的最低安装量为5.2i Service Pack 1.请参阅(Xilinx答复17966)

3.当试图在MATLAB R13中打开Xilinx块集时,为什么会出现“libhsimengine.dll”和“libPortability.dll”?请参阅(Xilinx答复16928)

4.当我使用Synplify 7.2.2时,为什么我的设计会出现额外的延迟周期?请参阅(Xilinx答复16934)

Xilinx Block Set问题

1. CIC滤波器对使用数据输入的完整动态位范围的输入表现出溢出。若要解决此问题,请不要使用输入的完整动态范围。请参阅(Xilinx答复12480)

2.下采样为“2”的抽取滤波器和脉冲响应中的对称性在核心生成中失败。请参阅(Xilinx答复15685)

3.将SysGen 2.1模型更新为SysGen 3.1模型会导致错误。请参阅(Xilinx答复16828)

4.使用Leonardo综合工具时,PicoBlaze无法编译。请参阅(Xilinx答复16923)

5.使用长模块名称时,PicoBlaze编译器脚本失败。请参阅(Xilinx答复16924)

6.如果选择了相位抖动且相位角大于相位累加器,则DDS无法生成。请参阅(Xilinx答复16927)

7.当XST用于综合包含DDS核心的设计时,MAP报告错误。请参阅(Xilinx答复16935)

8.Spartan-3的ROM块无法正常生成。请参阅(Xilinx答复16926)

9. DA FIR核心比预期的要大。请参阅(Xilinx答复18214)

10.使用ISE 6.1i时,未为Virtex-2系列生成FFT。请参阅(Xilinx答复18227)

一般问题

1.生成期间发生以下错误:“未定义的函数或变量”。请参阅(Xilinx答复15190)

2. 3.1 SP1用于DSP的系统生成器 – 发行说明/自述文件。请参阅(Xilinx答复18122)

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