Virtex2Pro配置 – 使用第三方工具进行配置，除非TCK频率显着降低，否则DONE引脚不会变为高电平

问题描述

一般问题描述：

使用第三方边界扫描工具使用Virtex-II Pro编程JTAG链时，除非TCK频率显着降低至250 KHz，否则DONE引脚不会变为高电平。除了正常的33 MHz边界扫描限制外，当Virtex-II Pro在链中时，TCK频率是否有限制？

解决/修复方法

没有。但是，如果未使用Virtex-II Pro TDO上的外部上拉电阻，则必须降低TCK频率。这是因为Virtex-II Pro中的TDO是开漏驱动器而不是主动驱动器。因此，TDO仅推动低价。为了达到高电平，TDO在内部释放，需要通过上拉电阻在外部拉高。如果Virtex-II Pro之后的另一个器件位于链中并且未使用外部上拉，则第二个器件上的TDI引脚可以将此信号拉高，因为TDI具有较弱的内部上拉电阻。然而，上升时间非常慢，只有当TCK周期相对较长时，JTAG才能工作。

要以更快的TCK频率运行，必须在TDO上添加外部上拉电阻。外部上拉电阻的值取决于TDO引脚上的容性负载和工作频率。 Xilinx建议您使用200欧姆或更高的电阻。您可以使用IBIS仿真确定最佳TDO上拉值。