LogiCORE SPI-4.2（POS-PHY L4）v6.0 – “PAR错误：位置：44 – 全局时钟pl4_src_top0 / …”当我以XC2VP70-FF1704为目标时发生

问题描述

一般问题描述：

当我在针对XC2VP70-FF1704器件的SPI-4.2i内核的设计上运行布局布线（PAR）时，会发生以下错误。

“错误：位置：44 – 全局时钟pl4_src_top0 / pl4_src_clk0 / DCM_highspeed.tdclk180_bufg0（BUFGMUX5S）和pl4_snk_top0 / pl4_snk_clk0 / LowFreq.StaticAlign_StaticAlign.snkclk_bufg0（BUFGMUX5P）被锁定到主/辅站点对。不可能布线所有时钟通过全局时钟布线资源加载这两个时钟。只有一个主/辅对时钟通过全局（高驱动/低延迟/低偏斜）布线资源访问任何一个象限。如果这两个时钟驱动时钟在同一象限中的输入，网络将无法使用全局时钟布线资源进行布线。“

这导致设计失败的时间。

解决/修复方法

如果您遇到此问题，请在以下位置打开WebCase：

http://support.xilinx.com/support/clearexpress/websupport.htm