9.1i PrimeTime  –  FROM:TO约束的时序分析在PrimeTime中不匹配-Altera-Intel社区-FPGA CPLD-ChipDebug

9.1i PrimeTime – FROM:TO约束的时序分析在PrimeTime中不匹配

问题描述

当我通过PrimeTime和Timing Analyzer运行设计时,为什么PrimeTime中会出现更多路径?

解决/修复方法

最小路径的详细报告表明不再对MAXDELAY FROM:TO约束执行竞争/保持分析。因此,不会检查多周期路径(缓慢或快速异常)的保持,并且可能是TRCE / PrimeTime之间的另一个潜在差异区域,因为PrimeTime会检查此情况的保持。

这绝对是一个矛盾的问题;但是,应该注意两件事:首先,仍然可以覆盖具有PERIOD约束的多周期路径并执行竞争/保持检查;第二,慢速异常路径极不可能具有竞争/保持违规,因为这些路径通常需要更长的时间才能到达目的地。

在将PrimeTime与TRCE进行比较时,快速异常可能是潜在的问题。要获取要分析的快速异常,请使用以下建议之一:

– Xilinx建议TRCE用户为快速异常创建FROM:TO约束。如果要在此路径上执行保持/竞争检查,请创建PERIOD约束而不是FROM:TO约束。

– 将结果组约束转换为SDC。

– 将MAX延迟保留为FROM:TO转换为SDC和PrimeTime的约束。

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