基础,翻译:我的警告中的“和”网名称来自哪里?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

基础,翻译:我的警告中的“和”网名称来自哪里?

描述

关键词:基础,翻译,NGDBug,Basnu,和

紧迫性:标准

一般描述:

在运行Xilinx实现工具时
基础,NGDBug(翻译)产生警告/错误
关于类似于:

这个数字可能是不同的。

问题是这些网对用户来说没有意义。
因为他/她没有在这样的设计中命名任何网。
如何调试这个问题?

解决方案

基础EDIF网表生成器标记未命名总线
使用这种形式(和;
取决于警告/错误,问题在于
由消息层次结构定义的总线。如果你只
在指定的层次结构上有一个总线,然后使用
解决总线问题。

为了避免默认命名,请务必标记每个总线。

对于故障排除,如果在标记每个总线之后,您继续
在警告/错误中有默认的总线标签(和;
可以将您的设计导出为XNF网表。做这件事
基础原理编辑器:
1。在Schematic编辑器中,从顶层表中选择
选项-导出网表。
2。然后选择文件类型为Xilinx并选择顶层
ALR或ALB文件。
三。点击打开。

这将为设计生成.xnf网表。

4。从工作目录中移动顶级EDF(它可以)
被删除)。
5。通过启动设计管理器运行实现工具。
不要通过基础启动设计管理器
项目管理器,相反,Goto启动-程序- Xilinx…
设计管理器。
6。创建一个新项目。指向顶级XNF文件作为设计文件,并为工作目录提供一个不同的名称(如…\xPROJ->…\xPrj2)。
7。贯穿执行。

警告/错误消息现在应该指向特定的总线名称,而不是默认的和ApA标签。使用这些
调试设计的特定名称。

寻找一些东西:
1。确保在将总线连接到宏时,
总线的宏引脚具有正确的位数。
2。确保如果你点击一个总线的位,然后使用
宏中的剩余位,即新的总线段,
攻丝后,有一个正确的位宽度标签。
三。确保如果总线连接到宏引脚,则
在宏中使用全总线宽度,而不是使用
只是连接到引脚的整个总线的一部分。它
最好是减少宏引脚总线宽度而不是降低
宏中未使用的位。

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