3.1 SP1 System Generator for DSP – 当SysGen为MCode块生成VHDL时，为什么常量值有时不正确？-Altera-Intel社区-FPGA CPLD-ChipDebug

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3.1 SP1 System Generator for DSP – 当SysGen为MCode块生成VHDL时，为什么常量值有时不正确？

等级-LV1-ChipDebug

6年前发布

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问题描述

一般问题描述：

在生成实例化包含常量值的Simulink MCode块的多个实例化的SysGen设计时，为MCode块生成的VHDL文件包含常量的错误值。

解决/修复方法

这已在System Generator 3.1 Service Pack 1中修复

http://www.xilinx.com/products/software/sysgen/sg_intro.htm

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