问题描述
一般问题描述：
用于时钟转发的DDR输出由我的输入时钟提供。我想看看这条路径的总延迟（FROM pad TO pad）。如何创建显示此路径的约束？
解决/修复方法
从6.1.01i开始，我们的工具允许FF的时钟引脚用作FROM：THRU：TO约束的THRU点。为了做到这一点，有几件事需要做。
1.使用包含DDR触发器的时钟引脚的TPTHRU属性创建THRU点。获取这些名称的最简单方法是使用Xilinx约束编辑器。获得FF的实例名称后，可以通过执行以下操作来获取时钟引脚：
DDR FF的实例名称为“CLK40P92_FWD / FDDRCPE1”
限制将此DDR FF的时钟引脚插入THRU组：
PIN“CLK40P92_FWD / FDDRCPE1.C0”TPTHRU =“thru_grp”;
PIN“CLK40P92_FWD / FDDRCPE1.C1”TPTHRU =“thru_grp”;
2.创建一个FROM和TO组，其中包含您希望开始和结束的打击垫：
INST“clk_52”TNM =“from_grp”;
INST“clk_40p92”TNM =“to_grp”;
3.为此路径创建FROM：THRU：TO约束：
TIMESPEC“TS_01”=从“from_grp”THRU“thru_grp”到“to_grp”20 ns;
此处指定的值（20 ns）并不重要。该值应足够大，以使工具不会出错，但它实际上不会影响任何Place和Route结果。
应将步骤1到3中给出的约束添加到UCF文件中。完成此约束的UCF如下所示：
＃************
INST“clk_52”TNM =“from_grp”;
INST“clk_40p92”TNM =“to_grp”;
PIN“CLK40P92_FWD / FDDRCPE1.C0”TPTHRU =“thru_grp”;
PIN“CLK40P92_FWD / FDDRCPE1.C1”TPTHRU =“thru_grp”;
TIMESPEC“TS_01”=从“from_grp”THRU“thru_grp”到“to_grp”20 ns;
＃*********************************************
来自上述约束的示例路径:(注意：下面仅显示2个现有路径）
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时序约束：TS_01 = MAXDELAY来自TIMEGRP“from_grp”THRU TIMEGRP“thru_grp”到TIMEGRP
“to_grp”20 nS;
分析了2个项目，检测到0个定时错误。 （0设置错误，0保持错误）
最大延迟为8.125ns。
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松弛：11.875ns（要求 – 数据路径）
资料来源：clk_52（PAD）
目的地：clk_40p92（PAD）
要求：20.000ns
数据路径延迟：8.125ns（逻辑电平= 2）
数据路径：clk_52到clk_40p92
延迟类型延迟（ns）物理资源
逻辑资源
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Tiopi 0.722 clk_52
clk_52
C_clk_52
net（扇出= 8）0.182 N_clk_52
Tgi0o 0.589 BGM40p92
BGM40p92
net（fanout = 2）1.926 clk_40p92_t
Tiockp 4.706 clk_40p92
CLK40P92_FWD / FDDRCPE1 / FF0
CLK40P92_FWD / OBUF1
clk_40p92
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总计8.125ns（逻辑6.017ns，布线2.108ns）
（74.1％逻辑，25.9％布线）
最新的6.1i Service Pack中已修复此问题：
http://support.xilinx.com/support/techsup/sw_updates
在这种情况下可以使用OFFSET / OUT约束; OFFSET约束显示数据和时钟路径。这些可以一起添加以生成将使用分辨率2创建的相同结果。
有关OFFSET约束的更多信息，请参阅相应软件手册中的“约束指南”：
http://support.xilinx.com/support/software_manuals.htm
最新的6.1i Service Pack中已修复此问题：
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