LogiCORE SPI-3（POS-PHY L3）v3.1 – PL3数据总线宽度是否可以配置为8位而不是32位？

问题描述

一般问题描述：

PL3规范允许8位数据总线模式。 Xilinx PL3核心能做到这一点吗？

PL3内核目前只能配置32位数据宽度。

（对于核心版本2和版本3都是如此。）

解决/修复方法

如果需要8位数据总线，可以将未使用的输入接地并使输出悬空。

根据PL3规范，这里有什么变化：

1.数据路径是8位数据路径而不是32位。

2.根本不需要MOD。

3.奇偶校验仅计算为8 LSB。

因此，您可以使用32位内核。始终将24 MSB归零（即仅使用数据[7：0]，设置数据[31：8] = 0）。不要连接输出端的mod引脚，并在输入端静态驱动它们。

由于此PL3内核不是专为8位宽内核构建的，因此需要与32位内核相同的资源量。