8.1i TAEngine CPLD  – 详细的静态时序分析报告中未显示时序约束的性能信息-Altera-Intel社区-FPGA CPLD-ChipDebug

8.1i TAEngine CPLD – 详细的静态时序分析报告中未显示时序约束的性能信息

问题描述

一般问题描述:

时序约束在摘要报告中列为“遇到”或“未达到”,但在详细时间报告中根本没有提及它们。

解决/修复方法

要解决此问题,请在摘要模式下重新运行时序分析报告,或使用时序分析器查看时序约束。

这将在未来的设计工具版本中修复。

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