6.1i CPLDFit – VHDL / Verilog方程似乎不正确

问题描述

一般问题描述：

我的VHDL和Verilog格式的有源低三态输出方程是不正确的;使能信号被反转。

例：

给出以下逻辑：

dout <= din when（en =’0’）其他’Z’

得到的等式是：

dout <= din when（en =’1’）else’Z’

解决/修复方法

这只是一个可以安全忽略的报告错误;正确的逻辑正在器件中正确实现。