7.1i CPLDFit  – 使用MAXPT创建逻辑缓冲区和控制优化-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i CPLDFit – 使用MAXPT创建逻辑缓冲区和控制优化

问题描述

紧迫性:低

一般问题描述:

CPLDFit软件会自动将方程式折叠到ISE软件中设置的限制:折叠产品期限限制。

这可能会导致某些方程式折叠,我不想折叠。

如何针对特定等式而不是全局控制产品术语优化?

解决/修复方法

如果您希望将折叠乘积项限制设置为比其他值更小的等式,则可以使用MAXPT约束来完成此操作。这会将折叠产品术语限制设置为特定等式。

用法示例:

设计在功能块中有12个输出,并且由于产品术语限制,软件会自动缓冲其中一个输出。这导致一个输出具有额外的逻辑延迟水平。您可以在一个(或多个)其他输出上设置MAXPT约束,而不是让软件自动选择要缓冲的输出,而是告诉CPLD软件缓冲该等式。有关缓冲的更多信息,请参阅(Xilinx答复12235)

NET myoutput MAXPT = 1;

上述约束将告诉CPLDFit软件不会对等式’myoutput’进行折叠。请注意,如果’myoutput’是2个产品术语,那么CPLDFit不会将其分解为两个等式。

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