7.1i CPLD CoolRunner-II  – 三态(漏极开路)方程似乎不正确-Altera-Intel社区-FPGA CPLD-ChipDebug

7.1i CPLD CoolRunner-II – 三态(漏极开路)方程似乎不正确

问题描述

一般问题描述:

典型的开漏逻辑在(Xilinx答复6717)中有描述。这个开漏逻辑可以写成如下:

当en =’0’时,my_od <=’0’,否则’Z’;

Fitter报告公式显示:

my_od = en;

此逻辑似乎不正确。

解决/修复方法

CoolRunner-II CPLD支持漏极开路输出。

在开漏信号中,当逻辑为“真”时,输出处于高阻态,并依靠外部上拉电阻将总线提升为高电平。当逻辑为“假”时,输出被驱动为低电平以保持外部总线为低电平。

当信号配置为开漏输出时,输出逻辑在“真”时为高阻,在“假”时为低。

因此,当在开漏配置上实现时,以下等式意味着当“en”信号为“真”时,输出是高阻抗的。当“en”为“false”时,输出被驱动为低。

my_od = en;

要确定输出是否配置为漏极开路信号,请参阅标记为“成功映射逻辑使用的资源”的Fitter报告(.rpt)部分,并找到标有“I / O样式”的列。如果此列中的输出具有“OD”,则该输出配置为开漏信号,并且必须相应地解释该等式。

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