10.1增量设计 – 为什么在只更改一个逻辑时重新实现了多个区域组?-Altera-Intel社区-FPGA CPLD-ChipDebug

10.1增量设计 – 为什么在只更改一个逻辑时重新实现了多个区域组?

问题描述

使用增量设计流程时,我对一个逻辑组进行了更改,然后重新实现。其他组也重新实现,而不仅仅是重新实现该组。为什么会这样?

解决/修复方法

检查区域组中更改的逻辑是否会影响设计中的上下文逻辑。上下文逻辑可能会驱动其他区域组中的逻辑,这反过来会改变它们的逻辑。为避免这种情况,请将尽可能多的逻辑放入区域组以最小化上下文逻辑。

检查您的指南文件是否是使用“-incremental”标志而不是“-leverage”标志或“-exact”标志创建的。不使用“-incremental”会导致流程不匹配,并导致重新实现所有区域组。为避免这种情况,请务必在生成指南文件时使用“-incremental”。

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